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2020师资培训|连续剧《RISC-V on T-CORE》即将开播,搬好小板凳,准备追剧!



近年来,RISC-V这支潜力股凭借其独特的“魅惑性”C位出道,在业界和学界占据了一席之地,国内有不少企业都纷纷加入RISC-V架构的开发阵营,也有越来越多的高校老师开始采用RISC-V架构来讲授计算机组成原理的课程。虽然,关于RISC-V的各项研究正如火如荼地开展,但对于初学者来说,可供学习FPGA+RISC-V的中文参考资料及视频却寥寥无几。为了让更多初学者学习和了解这门技术,英特尔FPGA大学计划与友晶科技倾力打造了RISC-V on T-Core系列课程。该课程将以直播的形式于7月9日上线,采取理论+实操、讲解+答疑的方式,循序渐进,深入浅出,让你的RISC-V追剧之旅妙趣横生!
RISC-V是加州大学伯克利分校设计并发布的一种免费而且开放的指令集架构。与大多数CPU指令集不同,RISC-V具有极强的扩展性,其应用可以覆盖IoT设备、桌面计算机、高性能计算机等众多领域。作为一个开放的指令集,它的准入门槛极低,支持根据具体场景选择适合的指令集,设计、制造和销售RISC-V芯片和软件。除了开源和免费这两个最大的优点外,RISC-V还具有易于移植、模块化设计、完整的工具链等特点。

Terasic T-Core配备了Intel 最强的MAX 10 FPGA器件,它虽然外形小巧,但功能强大:当作为FPGA开发板时,T-Core可利用自身50K逻辑单元的优势,实现低成本、高效率和高适应性的特性,方便嵌入各种核心;当作为RISC-V的开发工具时,T-Core完全支持RISC-V CPU;而当作为USB Blaster II下载器时,它便可高速配置其他不含下载电路的Intel FPGA开发板。
此外,结合Terasic优化后的RISC-V BSP和板载USB Blaster II电路(如下图:DIP开关控制着MAX10 JTAG 和RISC-V JTAG的链路切换,此时无需外接下载器),开发人员在开发基于RISC-V应用程序时,便可轻松上手,同时体验该开发板的显著灵活性。不得不说,T-Core是学习RISC-V CPU 设计或嵌入式系统设计的理想平台。
此外,结合Terasic优化后的RISC-V BSP和板载USB Blaster II电路(如下图:DIP开关控制着MAX10 JTAG 和RISC-V JTAG的链路切换,此时无需外接下载器),开发人员在开发基于RISC-V应用程序时,便可轻松上手,同时体验该开发板的显著灵活性。不得不说,T-Core是学习RISC-V CPU 设计或嵌入式系统设计的理想平台。